IBM と TEL、3D スタッキング技術を使用した 12 インチ シリコン ウエハーの製造プロセスを開発




[테크월드뉴스=노태민 기자] IBM と日本の半導体製造装置メーカーである東京エレクトロン (TEL) は、3D 積層技術を 12 インチ シリコン ウエハーに適用できる世界初のプロセスを開発しました。


IBM は、チップ スタッキングによって製造が簡素化されることを期待しています。 チップ スタッキングは現在、高帯域幅メモリの製造などのハイエンド オペレーションにのみ適用されていますが、特定のボリュームに含めることができるトランジスタ数を増やすことができるため、高い可能性を秘めた技術です。


チップ積層方式の場合、シリコン層間の垂直接続が必要です。 シリコンウェーハの裏面を薄くすることは可能でなければならず、そのようなチップのスタックを構成する層は、100ミクロン、つまり人間の髪の毛の太さで簡単に損傷を受けます.


シリコンウェーハは、通常はガラスであるバッキングウェーハに一時的に取り付けられているため、製造プロセスを通過できます。ウェーハが完成すると、紫外線レーザーを使用して2つのウェーハを分離します。 問題は、分離工程で物理的な力が加わり、不良や歩留り低下の原因となる場合があることです。


これに対応して、IBMはTELと協力して、ガラスバッキングウェーハの代わりにベースシリコンウェーハをバッキングウェーハとして使用し、その後のウェーハ分離プロセスに赤外線レーザーを使用する新しいプロセスを開発しました。 12インチシリコンウェーハへの本プロセスの適用は世界初です。


ガラスが不要になったため、プロセスが簡素化され、インサートのクランプ プロセス中に発生する可能性のある欠陥やツールの互換性の問題が減少します。 また、薄切片のオンライン検査も可能です。


両社は2018年から技術の研究開発を進めており、今回の成功をもとに、3Dチップ積層法をベータシステムでシミュレーションし、半導体製造プロセス全体に適用できるようにする。
















Miyazaki Yumiko

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